Point d'étape sur la reconfiguration dynamique partielle des FPGA

La reconfiguration partielle des FPGA constitue la future grande évolution des architectures reconfigurables au niveau industriel. Cela donne en effet la possibilité de ne reconfigurer qu’une petite portion du composant programmable sans stopper le fonctionnement des tâches avoisinantes. Moyennant un changement de stratégie de conception, il est alors possible pour une même tâche globale, de paralléliser un maximum de tâche afin de réduire la surface silicium du FPGA, synonyme de coût et de consommation. Ce type d’évolution est particulièrement adapté aux traitements de type vidéos, où il n’y aurait alors pas nécessité d’embarquer tous les codecs sur la même puce pour traiter différents flux vidéos, ou encore le traitement des émissions/réceptions radio dont la plupart des éléments des composants actuels sont en stand-by selon le type de signal reçu. La reconfiguration partielle des FPGA permet également de réaliser de nouvelles architectures, sachant que les FPGA peuvent être reconfigurés en interne via une interface nommée ICAP (Internal Controller Access Port) que l’on peut venir piloter avec un simple softcore. Cependant, la reconfiguration partielle engendre un coût en terme de consommation lors de la reconfiguration dû notamment au fonctionnement de l’ICAP et que l’on vient changer l’état des transistors de configuration, ce qui peut éventuellement engendrer un surcoût énergétique global si cette reconfiguration partielle intervient un nombre de fois trop important comparé à la durée de l’exécution du tâche à reconfigurer. Avec l'arrivée des SystemOnChip comprenant un processeur de type ARM et un FPGA sur la même puce comme le ZYNQ de chez Xilinx, la reconfiguration dynamique partielle peut maintenant être complètement pilotée depuis l'extérieur du FPGA, redant son utilisation plus accessible. Dans cette configuration, le port de configuration change de nom, passant de ICAP à PCAP, pour