Verilog

in high volumes Reconfigurability Formation VHDL Introduction Vahid MEGHDADI 6 Evolution : Méthodes de CAO Conception physique (layout) Conception structurelle TTL Conception logique Conception fonctionnelle RTL Programmation Verilog/VHDL Synthèse comportemental Formation VHDL Introduction Vahid MEGHDADI 7 Démonstrateurs Circuit de développement SpartanIII Formation VHDL Introduction Vahid MEGHDADI 8 Exemple Une carte polyvalente et reconfigurable

assurées. Quartus 1. Présentation Quartus est un logiciel développé par la société Altera, permettant la gestion complète d'un flot de conception CPLD ou FPGA. Ce logiciel permet de faire une saisie graphique ou une description HDL (VHDL ou verilog) d'architecture numérique, d'en réaliser une simulation, une synthèse et une implémentation sur cible reprogrammable. Il comprend une suite de fonctions de conception au niveau système, permettant d’accéder à la large bibliothèque d’IP d’Altera

......... 16 3 1. Présentation Quartus est un logiciel développé par la société Altera, permettant la gestion complète d'un flot de conception CPLD ou FPGA. Ce logiciel permet de faire une saisie graphique ou une description HDL (VHDL ou verilog) d'architecture numérique, d'en réaliser une simulation, une synthèse et une implémentation sur cible reprogrammable. Il comprend une suite de fonctions de conception au niveau système, permettant d’accéder à la large bibliothèque d’IP d’Altera et

description de matériel utilisés majoritairement dans l'industrie, avec VHDL et SystemC. Chaque langage a ses propres avantages et inconvénients, ainsi que ses spécificités. Pour plus de détails, on pourra se référer à une comparaison objective de VHDL et Verilog. Le langage standard IEEE VHDL a été développé par le Groupe d’Analyse et de Standardisation VHDL (VASG, pour “VHDL Analysis and Standardization Group”). Larry Saunders est le coordinateur de VASG. La société CLSI (CAD Langage Systems Inc.)

description matérielle HDL : ................................................ 24 2.3.1 VHDL (Very High Speed Integrated Circuits Hardware Description Language): . 24 2.3.2 Verilog :................................................................................................................... 24 2.3.3 Comparaison entre VHDL et VERILOG et choix : ................................................ 24 Sommaire 2.4 Le langage de description matériel VHDL (Very High Speed Integrated Circuits Hardware Description

existe de nombreux outils de conception assistée par ordinateur qui emploient ces diagrammes, recherchez Statecad sur Internet pour en être convaincu, ces outils comportent généralement une traduction automatique des diagrammes en langage C, VHDL, Verilog ou autre. Deux remarques : 1. Ne pas confondre le schéma synoptique, qui représente des relations statiques entre objets, dans notre premier exemple le dessin du clavier, de l’automate et de la serrure, et un diagramme de transitions qui décrit

description de matériel utilisés majoritairement dans l'industrie, avec VHDL et SystemC. Chaque langage a ses propres avantages et inconvénients, ainsi que ses spécificités. Pour plus de détails, on pourra se référer à une comparaison objective de VHDL et Verilog. Le langage standard IEEE VHDL a été développé par le Groupe d’Analyse et de Standardisation VHDL (VASG, pour “VHDL Analysis and Standardization Group”). Larry Saunders est le coordinateur de VASG. La société CLSI (CAD Langage Systems Inc.), représentée

systèmes numériques se sont complexifiés et la mise sur le marché est plus rapide ! (notion de Design Reuse et d’Intellectual Property). Evolution de la conception Portes logiques 100 M System C ! Propriété Intellectuelle 1M VHDL - VERILOG 10 K 5K RTL Schématique Équations 1991 1993 1995 1997 1999 2001 2003 2005 2007 Codesign hardware / software Le codesign dans la méthodologie de conception d’un système embarqué est de plus en plus utilisé

différentes étapes à suivre. 3.2 Définition ModelSim est un outil de Mentor Graphics. Il fournit un environnement complet de simulation et débogage pour les designs complexes en ASIC et en FPGA. Il supporte plusieurs langages de description, dont le Verilog, le SystemVerilog, leVHDL et le SystemC. 3.3 Les étapes à suivre 3.3.1 Initialisation du projet Lors de l’initialisation d’un projet, il est nécessaire dans un premier temps de configurer l’outil Modelsim afin qu’il organise correctement les

vérifier la conception : on modélise le problème, on simule, on ne réalise pas de prototype, La simulation peut être longue : plusieurs jours de CPU, Le circuit complet peut être simulé uniquement aux niveaux de description les plus élevés (simulateur Verilog/VHDL), Dans certains cas les temps de simulation peuvent être trop long. Les sous-composants (blocs) sont simulés au niveau porte ou au niveau transistor. La génération de stimuli et l’analyse de résultats est un problème complexe R. EL ALAMI 35